ایران ترجمه – مرجع مقالات ترجمه شده دانشگاهی ایران

تحلیل عملکرد تطبیقی تابع XOR-XNOR بر مبنای مدارهای تمام جمع کننده CMOS پرسرعت

تحلیل عملکرد تطبیقی تابع XOR-XNOR بر مبنای مدارهای تمام جمع کننده CMOS پرسرعت

تحلیل عملکرد تطبیقی تابع XOR-XNOR بر مبنای مدارهای تمام جمع کننده CMOS پرسرعت – ایران ترجمه – Irantarjomeh

 

مقالات ترجمه شده آماده گروه برق – الکترونیک

مقالات ترجمه شده آماده کل گروه های دانشگاهی

مقالات رایگان

مطالعه ۲۰ الی ۱۰۰% رایگان مقالات ترجمه شده

۱- قابلیت مطالعه رایگان ۲۰ الی ۱۰۰ درصدی مقالات ۲- قابلیت سفارش فایل های این ترجمه با قیمتی مناسب مشتمل بر ۳ فایل: pdf انگیسی و فارسی مقاله همراه با msword فارسی  

چگونگی سفارش

الف – پرداخت وجه بحساب وب سایت ایران ترجمه (شماره حساب) ب- اطلاع جزئیات به ایمیل irantarjomeh@gmail.com شامل: مبلغ پرداختی – شماره فیش / ارجاع و تاریخ پرداخت – مقاله مورد نظر
مقالات ترجمه شده آماده گروه برق - الکترونیک - ایران ترجمه - Irantarjomeh
شماره
۱۳۸
کد مقاله
ELC138
مترجم
گروه مترجمین ایران ترجمه – irantarjomeh
نام فارسی
تحلیل عملکرد تطبیقی تابع XOR-XNOR بر مبنای مدارهای تمام جمع کننده CMOS پرسرعت
نام انگلیسی
Comparative Performance Analysis of XOR-XNOR Function Based High-Speed CMOS Full Adder Circuits
تعداد صفحه به فارسی
۲۲
تعداد صفحه به انگلیسی
۵
کلمات کلیدی به فارسی
XOR، تمام جمع کننده، XNOR، PTL، XOR-XNOR
کلمات کلیدی به انگلیسی
XOR, Full adders, XNOR, PTL, XOR-XNOR
مرجع به فارسی
کنفرانس بین المللی در خصوص پایایی، بهینه سازی و فناوری اطلاعات
مرجع به انگلیسی
International Conference on Reliability, Optimization and Information Technology
قیمت به تومان
۱۰۰۰۰
سال
۲۰۱۴
کشور
هندوستان

 

تحلیل عملکرد تطبیقی تابع XOR-XNOR بر مبنای مدارهای تمام جمع کننده CMOS پرسرعت
 کنفرانس بین المللی در خصوص پایایی، بهینه سازی و فناوری اطلاعات
۲۰۱۴
چکیده
فرآیندهای طراحی CMOS، طراحی منطق ترانزیستور عبور تکمیلی و مقالات ارائه شده در ارتباط با مشخصات طرح های تمام جمع کننده با استفاده از طراحی XOR-XNOR تکمیلی در یک سیستم واحد مدنظر می باشند. انگیزه اصلی این مقاله مشخص نمودن بررسی مقایسه ای توان، تأخیر، حاصل ضرب توان ـ تأخیر (PDP) طرح های مختلف تمام جمع کننده با استفاده از سبک های منطق CMOS می باشد. نتایج شبیه سازی به طور آشکار مشخص کننده نوع XOR-XNOR طرح تمام جمع کننده و قابلیت بهتر آن در مقایسه با سبک CMOS تکمیلی و طرح ترانزیستور عبور با توجه به توان، تأخیر و همچنین مقایسه بین حاصل ضرب توان ـ تأخیر می باشد. حاصل ضرب توان ـ تأخیر به عنوان یک پارامتر مهم جهت تعیین عملکرد طراحی به شمار می آید. راهکارهای پیاده سازی XOR-XNOR سبب ارائه عملکرد بهتری شده و به تعداد کمتری از ترانزیستورها در مقایسه با دیگر طرح های تمام جمع کننده نیاز خواهد داشت. پیاده سازی این طرح با استفاده ازGPDK  ۱۸۰ نانومتری با ولتاژ ورودی ۸/۱V با استفاده از محیط فراهم شده Cadence Virtuoso Schematic Composer همراه با شبیه سازی های مرتبط با استفاده از Spectre  اعمال شد.
کلمات کلیدی: XOR، تمام جمع کننده، XNOR، PTL، XOR-XNOR
۱- مقدمه
میزان مصرف توان و تأخیر به عنوان دو مؤلفه مهم مورد نظر برای مهندسین طراح سیستم VLSI به شمار می آید. انگیزه اصلی ما کاهش میزان مصرف نیرو / توان و حصول تأخیر کمتر می باشد که در مقابل سبب ایجاد سرعت بالا برای هر گونه طرحی خواهد شد. جمع کننده به عنوان یکی از ویژگی های اصلی ارائه شده در ارتباط با واحد حساب و منطق (ALU) و همچنین واحد عملیات اعشاری بشمار می آید. در دوره کنونی، ما نیازمند سلول های محاسباتی ریاضیاتی قدرتمند و سریعی همانند جمع کننده ها و ضرب کننده ها در ارتباط با طرح های مجتمع در مقیاس بزرگ (VLSI) می باشیم. XORlXNOR به عنوان سنگ زیر بنای اولیه در بسیاری از مدارها همانند مدارهای محاسباتی / حسابی کنونی بشمار می آید.
سیستم های متراکم کننده، مقایسه کننده، تشخیص گرهای فاز، مبدل های کد، ضرب کننده ها، کنترل کننده ها / بررسی کننده های توازن، کدهای تشخیص خطا و اصلاح خطا از جمله موارد مدنظر در این مبحث می باشند. به علاوه، جمع کننده ها به عنوان مؤلفه های بسیار مهم در برخی از دیگر کاربردها نظیر ریزپردازنده ها و معماری های پردازش سیگنال دیجیتال (DSP) به حساب می آیند. پردازشگرهای سیگنال دیجیتال و ریزپردازنده ها عمدتاً وابسته به ویژگی های کارآمد پیاده سازی واحدهای نقطه اعشار یا عملیات اعشاری و همچنین واحد حساب و منطق (ALU) می باشند.
تمام جمع کننده یکی از اجزای کلیدی در بسیاری از مدارهای منطق پیچیده حساب همانند فرایندهای ضرب، تقسیم و جمع بشمار می آید. برای انجام یک عملیات محاسباتی یا ریاضیاتی، حتی از یک مدار کوتاه با قابلیت میزان مصرف بسیار اندک توان نیز می توان استفاده کرد، اما چنین موردی ممکن است جهت اتمام عملیات به زمان طولانی نیاز داشته باشد. بنابراین، در این مبحث برخی از ویژگی های استاندارد در خصوص رویه های پیاده سازی ارائه شده اند.
برخی از سبک های مختلف منطق در زمان گذشته برای طراحی سلول های تمام جمع کننده بکار گرفته شده اند [۵، ۱۹]  و بنابر این تکنیک های مرتبط نیز با توجه به این موضوع در این مقاله مورد استفاده قرار می گیرند. با این وجود آنها برای ارائه عملکرد مشابهی مد نظر هستند، راهکارهای تولید ترانزیستورها  و گره های  میانی غالبا متفاوت می باشند. سبک های مختلف منطقی دارای مزیت های متفاوتی نظیر اندازه، اتلاف توان، سرعت و همچنین پیچیدگی سیم کشی مدار می باشند. این سبک های مختلف از ویژگی های عملکردی متفاوتی نیز برخوردار هستند. اندازه مدار منوط به تعداد ترانزیستورها و اندازه های آنها و همچنین وابسته به پیچیدگی سیم کشی مدار می باشد. به منظور حاصل آوردن نقطه سوئیچینگ / کلیدزنی به نصف VDD، لازم است تا قابلیت کاربرد فرایند اندازه گیری مناسب را داشته باشیم [۱ ـ ۴].
۲- سابقه
مسئله میزان مصرف توان به عنوان یک معیار اصلی در کلیه ابزارهای طراحی الکترونیک به شمار آمده و به همین دلیل طراحان سعی در به حداقل رسانی این میزان می نمایند. در مدارهای CMOS غالب انرژی مصرفی به واسطه فعالیت سوئیچینگ یا راهگزینی می باشد. بنابراین تعداد گره ها در این مدار، با توجه به انرژی مصرفی بر حسب هر گره و همچنین مجموع کل عملیات تراکنش در هر ثانیه، همگی آنها به عنوان عواملی به شمار می آیند که بر روی میزان توان مصرفی تأثیر گذار هستند. میزان اتلاف توان بر مبنای خازن های گره ای گیت، فعالیت سوئیچینگ آستانه و همچنین اندازه مدارها متفاوت می باشد.
چهار دلیل برای اتلاف توان وجود دارد: توان دینامیکی به واسطه شارژ و دشارژ ظرفیت خازنی در مدار، به علت تراکنش های سوئیچینگ و جریان نشتی، بواسطه شرایط بایاس معکوس در ساختارهای دیود، نشتی زیرآستانه ای، و جریان اتصال کوتاه مدار که خود منجر به اتلاف نیرو به واسطه افزایش زمان افت می گردد.
سه جزء اصلی اتلاف توان در مدارهای (CMOS) به شرح ذیل هستند:
  1. توان دینامیکی: توان مصرفی به وسیله ظرفیت خازنی گره به واسطه راه گزینی یا سوئیچینگ ترانزیستور
  2. توان اتصال کوتاه: میزان توان مصرفی به واسطه گردش جریان از VDD به زمین در طی فرایند سوئیچینگ ترانزیستور
  3. توان استاتیک: اتلاف توان به واسطه نشتی یا جریان های استاتیک
افزایش تقاضای ولتاژهای پایین و کم توان مدارهای VLSI را می توان بر مبنای سطوح مختلف طراحی، نظیر معماری، توان، چیدمان و فناوری های پردازشی مدنظر قرار داد. در سطح ابزاره، کاهش در ولتاژ ورودی و کاهش در ولتاژ آستانه به منظور کاهش میزان توان مصرفی مدنظر است، در حالی که در فرایند جانمایی نیز چنین مولفه ای بر حسب ویژگیهای مختلف نظیر ترانزیستورهای کانال کوتاه، نواحی نفوذی و چند نفوذی و خطوط کوتاهتر فلزی برای اتصال دو ابزاره مختلف مد نظر می باشد. چنین موردی سبب کاهش ظرفیت های خازنی در مدار و سطح ابزاره خواهد شد.
در سطح معماری، کاربرد الگوریتم های CAD برای تعداد اندکی از گیت هایی ضروری تلقی می شوند که قابلیت کاهش مصرف کلی توان را دارند. کلیه تکنیک های بکار گرفته شده در غالب مواقع قابلیت کاهش میزان مصرف توان را دارند، اما در مقابل سبب افزایش تأخیر می گردند [۱ ـ ۵].
الف. CMOS تمام جمع کننده (C-CMOS)
CMOS تمام جمع کننده (C-CMOS) به عنوان یکی از مدارات اصلی تمام جمع کننده به شمار می آید که در شکل ۱ (الف) نشان داده شده است.
ب. ۳TEXOR
به هنگامی که ورودی B به عنوان لاجیک ۱ یا لاجیک ۰ در نظر گرفته شود، بنابراین، اینورتور دارای عملکردی مشابه با اینورتور CMOS نرمال خواهد بود. به علاوه خروجی Y نیز به عنوان اینورتور ورودی A محسوب می شود. به هنگامی که ورودی B در سطح لاجیک ۰ باشد، خروجی اینورتورهای CMOS با امپدانس بالا مد نظر خواهد بود با این وجود ترانزیستور N3 در یک حالت شرطی قرار داشته و خروجی Y نیز دارای مقدار مشابهی همانند ورودی A می باشد.
ج.  جمع کننده ۸ ترانزیستوری با استفاده از گیت EXOR
جمع کننده ۸T با استفاده از گیت های ۳T EXOR اعمال می شود. خروجی sum از طریق پیاده سازی EXOR سه ورودی حاصل می گردد. جمع نهایی نیز با استفاده از لاجیک OR از نوع PTL حاصل می شود [۱۵].
د. ۳TEXNOR
به صورت مشابه با EXOR، مؤلفه mCNOR را می توان با ترانزیستورها جهت حصول عملکرد بهتر بکار گرفت. بعلاوه، قابلیت های کاربردی بهینه شده نیز با توجه به ویژگی  A=O و B=O در نظر گرفته شده و متعاقباً p1 به on و N1، و N2 نیز off شده تا خروجی در VDD شارژ شود. مدار A=O و B=l نشان دهنده خروجی ۰ لاجیک می باشد، چرا که ترانزیستور p1 در حالت off می باشد و گره خروجی نیز به وسیله ترانزیستور N2 دشارژ یا تخلیه گردیده است. A=l و B=O متعاقباً با توجه به هر دوی ترانزیستورهای p1، N1 به حالت on درآمده و خروجی نیز با استفاده از ترانزیستورهای N1 و N2 دشارژ میگردد. A=B=l، خروجی ارائه دهنده لاجیک بالا بصورت N1 بحالت on درآمده و بنابر این لاجیک ۱ به خروجی ارسال می شود. تمام جمع کننده مبتنی بر – ۳-T EXNOR در شکل ۲(ج) ذیل نشان داده شده است.
ه ـ   ۸TEXNOR
این مؤلفه به وسیله دو گیت EXNOR با یک بلوک مولتیپلکسر اجرا می گردد. Sum به وسیله دو گیت XNOR ایجاد گردیده و خروجی کری (Carry) به وسیله دو بلوک مولتیپلکسر ترانزیستور ایجاد شده است. گیت های EXNOR با هشت ترانزیستور به وسیله گیت ۳T EXNOR ارائه گردیده اند. این شبیه سازی از ۳٫۰V الی ۱٫۲V به منظور کنترل سطوح مدار سیگنال خروجی اعمال شده است که در آن قابلیت نشان دادن سطوح ولتاژ مطلوب نیز وجود دارد. سلول تمام جمع کننده مبتنی بر ۸T EXNOR در شکل ۲ (د) ذیل نشان داده شده است.
۳- معماری پیشنهادی
در این جمع کننده پیشنهادی ما قابلیت کاربرد یک XOR و یک XNOR همراه با یک مولتیپلکسر جهت ایجاد sum و carry خروجی را خواهیم داشت. این عبارات برای این دو مولفه به شرح ذیل ارائه می شود:
۴- نتایج تجربی
کلیه مدارهای ارائه شده در این مقاله با استفاده از محیط VIRTUOSO و با بهره گیری از کیت طراحی فرایند CMOS طراحی شده اند.
مدار جمع کننده پیشنهادی برای محدوده های مختلف ولتاژهای ورودی طراحی و شبیه سازی شده است که شامل ۱٫۳V الی ۱٫۸V می باشد. نتایج مدار جمع کننده پیشنهادی را می توان با طرح های مختلف مدار جمع کننده متعارف مقایسه نمود. جمعاً ۱۶ ترانزیستور جهت طراحی مدار جمع کننده پیشنهادی مورد نیاز می باشند. بر این مبنا ما می توانیم به طور آشکار مشخص سازیم که مدار پیشنهادی از سربار مساحت کمتری، در مقایسه با مدارهای جمع کننده متعارف، برخوردار خواهد بود. مقادیر تأخیر مدارات جمع کننده متعارف و مدار جمع کننده پیشنهادی مورد مقایسه قرار گرفته و در جدول ۱ و ۲ نشان داده شده اند و به علاوه از نتایج حاصله این موضوع مشخص گردیده است که جمع کننده پیشنهادی دارای تأخیر بسیار کمتری نیز می باشد. مدار پیشنهادی از مقادیر مصرف توان کمتر و همچنین مقادیر PDP کمتری در مقایسه با مدارهای جمع کننده متعارف برخوردار است.
۵- نتیجه گیری
این مقاله شامل پیاده سازی سبک های مختلف لاجیک جمع کننده شامل CMOS تکمیلی، EXOR- EXNOR، لاجیک ترانزیستور عبور تکمیلی و ویژگی های شبیه سازی شده با استفاده از محیط Cadence می باشد. مقایسه توان، تأخیر و PDP در قالب جدول ارائه شده است. از این جدول این موضوع مشخص می شود که طرح جمع کننده CMOS  تکمیلی دارای میزان مصرف توان و تأخیر بیشتری فراتر از PDP می باشد. این مقاله شامل یک طراحی جمع کننده جدید EXOR-EXNOR می باشد که از میزان مصرف توان، تأخیر و حاصل ضرب توان ـ تأخیر (PDP) کمتری برخوردار می باشد. نتایج شبیه سازی های Cadence این موضوع را نشان می دهند که طراحی جمع کننده جدید از PDP بسیار کمتری، در مقایسه با دیگر طرح ها، برخوردار می باشد. طرح جدید تمام جمع کننده قابلیت ارائه ویژگی های نوسانی مناسب ولتاژ با توجه به مصرف اندک ولتاژ را نشان داده و دارای بهترین عملکرد با توجه به دیگر طرح های تمام جمع کننده متعارف برحسب سرعت و توان می باشد.
لطفا به جای کپی مقالات با خرید آنها به قیمتی بسیار متناسب مشخص شده ما را در ارانه هر چه بیشتر مقالات و مضامین ترجمه شده علمی و بهبود محتویات سایت ایران ترجمه یاری دهید.
تماس با ما

اکنون آفلاین هستیم، اما امکان ارسال ایمیل وجود دارد.

به سیستم پشتیبانی سایت ایران ترجمه خوش آمدید.