تراشه بازخوانی مد آمیخته۱۳۰ نانومتری CMOS

تراشه بازخوانی مد آمیخته۱۳۰ نانومتری CMOS – ایران ترجمه – Irantarjomeh

مقالات ترجمه شده آماده گروه فنی مهندسی – بین رشته ای

مقالات ترجمه شده آماده کل گروه های دانشگاهی

مقالات

چگونگی سفارش مقاله

الف – پرداخت وجه بحساب وب سایت ایران ترجمه(شماره حساب)ب- اطلاع جزئیات به ایمیل irantarjomeh@gmail.comشامل: مبلغ پرداختی – شماره فیش / ارجاع و تاریخ پرداخت – مقاله مورد نظر --مقالات آماده سفارش داده شده پس از تایید به ایمیل شما ارسال خواهند شد.

تراشه بازخوانی مد آمیخته۱۳۰ نانومتری CMOS برای ردگیری نوار سیلیکونی در برخورد کننده خطی آینده

چکیده

تراشه CMOS ( آنالوگ و دیجیتال) آمیخته ۱۳۰ نانومتری انتخاب شده جهت بازخوانی آشکار سازهای نوار سیلیکون برای آزمایشهای خطی برخورد کننده آتی توسعه یافت. به تازگی این تراشه تحت آزمایش برای دستگاه ردگیری نوار ریز سیلیکونی بهسازی شده است. این سیستم شامل ۸۸ کانال از یک زنجیره کامل پردازش سیگنال آنالوگ، به همراه بازخوانی و کنترل متناظر با آن می‌باشد. هر کانال آنالوگ در برگیرنده (۱) تقویت کننده بارالکتریکی نویز کم با حالت یکپارچه و مجتمع همراه با شکل دهی پالس بلند (۲) یک نمونه برداری آنالوگ موقعیت های ۸ به ۸ در خصوص ذخیره سازی رخدادهای پی در پی و از نو ساختن شکل کامل پالس و (۳) یک اسپارسیفایر یا پراکنده ساز که اعمال کننده جمع آنالوگ سه درونداد مجاور برای اتخاذ تصمیم درباره وجود یا عدم وجود سیگنال می‌باشد. کل سیستم با بخش دیجیتال کنترل می شود و این امکان را فراهم می سازد تا همه ولتاژها و جریان های مرجع پیکر بندی شوند و سیگنالهای کنترل را بسمت حافظه های آنالوگ به حرکت در آورند و اطلاعات کانال و زمان سنجی را ثبت کند و در پی آن برگردان به مقادیر دیجیتال نمونه ها انجام می شود. مساحت کلی مدار (mm² 5×۱۰) است و هر کانال آنالوگ سطحی به مساحت mm²3500×۱۰^۵ را اشغال نموده و فضای باقیمانده که حدودا    است با کانالهای آنالوگ بر روی سیلیکون پر شده است.

کلمات کلیدی: الکترونیک پش رو، سی ماوس ۱۳۰ نانو متری، ردگیری سیلیکون، تشخیص گر نوار سیلیکون، مدار مد آمیخته

تراشه بازخوانی مد آمیخته۱۳۰ نانومتری CMOS

۱- مقدمه

نسخه جدید COMS،۱۳۰نانومتری با ۸۸ کانال بازخوانی، نمونه برداری و تبدیل آنالوگ به دیجیتال (ADC) توسعه یافته است و در حال حاضر تحت آزمون قرار دارد. به منظور کاهش هزینه مصالح، یکپارچه و مجتمع سازی کانالهای بیشتر و ارتقای سختی تابشی، اقدام به استفاده از فن آوری جامع Deep Sub Micron (DSM) شد که بوسیله الگوی قبلی انتخاب و اثبات شده بود. تکنولوژی مورد استفاده در هر دو مورد، فن آوری COMS – nm130 (نانومتر) است که توسط شرکت یونایتد میکرو الکترونیک (UMC) در تایوان تهیه شده است.

هر کانال در بردارنده (۱) پیش تقویت کننده بارالکتریکی با نویز پایین همراه با تقویت کننده و بهره ذرات یونیزه ساز حداقل mV30 (MIP)؛ (۲) شکل دهنده پالس که بین زمان اوج دهندگی (زمان شکل گیری) ۰٫۵ و ۲ میکرو ثانیه عمل می کند و شرایط بازخوانی و طولهای متنوعی از آشکارسازها را تطبیق می دهد؛ (۳) یک ساختمان دو بعدی نمونه بردار آنالوگ ۸*۸ که ذخیره سازی رویدادهای پی در پی با هشت نمونه بردری در هر رویداد را امکان پذیر می سازد. مورد اخیر بوسیله بخش آنالوگ پراکنده کننده بکار گرفته شده و سه کانال مجاور از برونداد شکل دهنده را جمع بندی می‌کند. در نهایت، همه نمونه ها توسطADC موازی و دوازده بیتی تبدیل می شوند. همه شرایط بایاس مدار بوسیله مجموعه ای از مبدلهای دیجیتال به آنالوگ (DAC) تحت کنترل قرار می گیرند که در آن مقادیر آنالوگ نوعی در میانه گستره دیجیتال پدیدار می شود. سرانجام نمونه دیجیتال شده به طور مسلسل در قالب کلمات اطلاعاتی چهل بیتی مشتمل بر بار، زمان، کانال و اطلاعات مربوطه به رویداد بازخوانی می شود. مصرف استاتیک تراشه بر حسب mW1/1 در هر کانال به صورت مد فعال و  ۱۴۵ به ازای هر کانال در حالت قطع توان شبیه سازی می‌شود.

تراشه برای تطابق زمان سنجی  بر حسب ماشین برخورد کننده خطی بین المللی (ILC) طراحی شده است که در آن برخوردها و برداشت داده ها هر ۳۳۷ نانو ثانیه، در طی یک توالی ۱ میلی‌ثانیه‌ای، رخ داده و در پی آن شاهد یک زمان بیکاری ۲۰۰ میلی ثانیه ای می‌باشیم. دیجیتال کردن و بازخوانی دقیقاً بعد از انتهای توالی برخورد انجام می گیرد. به هنگامی که داده ها بازخوانی می شوند، همه جریان های بایاس به منظور کاهش مصرف توان  تنزل می یابند.

تراشه بازخوانی مد آمیخته۱۳۰ نانومتری CMOS

۲- ساختار

در طی برداشت یا حصول داده ها، سیگنال آنالوگ دائماً نمونه برداری می شود. با توجه بدین رویکرد، پالس در خط لوله آنالوگ عمق- هشت تایی ذخیره می شود. بعد دوم امکان ذخیره سازی تا حد هشت رویداد در کانال را فراهم می سازد.

پیاده سازی دیجیتال امکان مقدار دهی اولیه همه شرایط بایاس مدار را فراهم می سازد. این بخش بر عملکرد خطوط لوله آنالوگ، ثبت اطلاعات زمانی، کانال و رویداد و تبدیل آنالوگ به  دیجیتال (A/D) نظارت دارد.

معماری تک کاناله و موقعیت دیجیتال اختصاصی آن در شکل ۱ مشخص شده است.

شکل ۱٫ معماری تک کاناله و بلوک دیجیتال اختصاصی

تراشه بازخوانی مد آمیخته۱۳۰ نانومتری CMOS

۳- قالبهای ساختاری

بخش آنالوگ از نتایج موفق نسخه قبلی سود می جوید و به همین دلیل هیچگونه تغییرات اصلی را در معماری پیش تقویت کننده، شکل دهنده، اسپارسیفایر و شیب ADC را ارائه نمی‌دهد.

یک حافظه آنالوگ ۸ بیتی بطور پیوسته بعنوان یک بافر مدور در طی برداشت داده ها اجرا شده که همراه با زمان سنج برنامه پذیر با فرکانس قابل تنظیم ۱٫۵، ۳٫۰، ۶٫۰، یا MHZ12 می‌باشد. براساس تصمیم دریافت شده از اسپارسیفایر، تواتر زمان سنج (بعد از چندین چرخه زمانی) را می توان به ۳٫۰، ۱٫۵، ۰٫۷۵ یا یاHZ325/0 تغییر داد. این چنین فرکانس کندی به منظور تطبیق با لبه نزولی آهسته سیگنال انتخاب می شود (شکل ۲). سیگنال آنالوگ متعاقباً با خط لوله آنالوگ دیگری مجدداً جهت گیری می شود. این فرآیند به خودی خود تکرار می شود تا هشت بافر پر شوند.

۲-۳٫ بخش دیجیتال

بخش دیجیتال قابیلت تقسیم شدن به سه قالب اصلی را دارد: میاجی کنترل، کنترل اصلی و میانجی خروجی.

قالب  میانجی کنترل به طور سریال اطلاعات مقدار دهی اولیه را دریافت می نماید و همه داده ها را بر مبنای شرایط بایاس و گزینه های دیگر عملیاتی- تراشه در ۹۸ رجیستر ۱۰ بیتی ذخیره می‌سازد. حداقل زمان لازم برای پرکردن همه ثباتها/ رجیستر حدوداً  (با استفاده از زمان سنج MHZ 48) است.

قالب کنترل اصلی بر همه منطقهای مداری مورد نیاز، برای تبدیل و اکتساب سیگنال، نظارت می‌نماید. این قالب در میان چهار حالت به راه گزینی می پردازد: در زمان بیکاری (idle)، شروع –لوله (start_pipe)، ثبت (write) و خواندن (read). در حالت در جاکاری/ بیکاری، تراشه غیر فعال است و منتظر  سیگنال اکتسابی که نشان دهنده آغاز یک رشته خوشه ای است خواهد بود. در حالت شروع- لوله ، خط لوله ای آنالوگ فعال و  مجدداً راه اندازی می شود. سپس، در حالت ثبت سیگنال آنالوگ، در خروجی شکل دهنده آنالوگ، نمونه برداری شده و به هنگامی که رویه آغاز عملیات از اسپارسیفایر دریافت شد، در خط لوله آنالوگ ذخیره سازی می گردد. حالت ثبت/ نوشتن، تا زمانی که همه حافظه های میانجی رخداد پر شوند و یا تا زمان دریافت سیگنالی از سوری مدار که از پایان یافتن رشته، خوشه ای خبر می دهد، منوط به آنکه کدام زودتر محقق شوند، حفظ و اعمال خواهد شد. در حالت خواندن، همه نمونه ها تبدیل شده و به خروجی فرستاده می شوند. سپس مدار به حالت جاکاری/ بیکاری می رود و به انتظار چرخه جدیدی از برخورد باقی می ماند.

تراشه بازخوانی مد آمیخته۱۳۰ نانومتری CMOS

۴- پیاده سازی

جانمایی و تصویر ماتریس در شکل ۳ نشان داده شده است. مساحت سطح سیلیکونی این تراشه ۵mm²×۱۰ است و بخش آنالوگ سطحی معادل mm²5/3×۱۰را اشغال می نماید و مولدهای بایاس (DACs) نیز مساحت  را اشغال می نمایند. فضای باقی مانده با بخش دیجیتال پر می شود.

تراشه بازخوانی مد آمیخته۱۳۰ نانومتری CMOS

 ۵- نتایج مقدماتی و نتیجه گیری

تستهای اولیه در خصوص این تراشه نشان دهنده آن است که مصرف استاتیک در حدود۱٫۳۵ mW در هر کانال است. با بهره ۴۳ mV/MIP و۶/۲% غیر خطی بودن، خروجی شکل دهنده کانال۸۸ ام (کانال تست) بصورت خطی و تا حد  MIPs 24 در ورودی می‌باشد.

این تراشه ارائه دهنده FEE دیجیتالی با عملکرد بالا است که قابلیت برنامه ریزی و پردازش عالی را بطور کامل دارا می‌باشد و از درجه بالایی از تلرانس خطا / تحمل نقص و انعطاف پذیری برخوردار است. تست و آزمایش جامع این دستگاه در دست اقدام است.